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如何通过相互削弱晶体管与布线的延迟来实现芯片的高速运行

  从出产与设计两个方面追求使用铜与低导电率膜,从而达到多层布线的高速化,已受到正视。迄今主要通过改善出产工艺来实现高速化。今后,除了出产工艺外,设计技巧也需改进。通过正确提取布线的寄生分量,尽量减少多余的设计估计值,把布线本来具有的机能上风最大限度地施展出来,就能实现芯片运行最快速化。
  通过相互削弱晶体管与布线的延迟来实现芯片的高速运行。但在0.25mm线宽之后,布线延迟将居于支配地位,芯片中布线的作用开始变得非常重要了,因此,在0.25mm之后对布线实现高速化的尝试特别活跃。但是,在0.25~0.18mm,通过改进出产工艺来实现高速化还是主体。在设计方面并无大的变化。
  出产工艺改进的典型例子是把过去的铝改为低电阻的铜,从而降低了布线电阻。在0.25mm上IBM公司抢占了先机,对0.18mm大多数芯片制造商都一齐采用了。在这一时期,层间绝缘膜采用了SiOF,介电常数比为3.5左右,比之过去的SiO2有所降低,但降低布线电容的效果却不大。不外,因为材料组成与SiO2相近,成膜及加工的工艺技术稍作改动即可,故很多芯片制造商都已采用。
  设计方法无需大改动有如下理由。在目前,出产工艺所改善的是布线电阻和布线电容,这些从使用铝布线及SiO2层间绝缘膜之后,设计时都做了正确的猜测,因此,在0.25~0.18mm时代,也可猜测符合材料铜的布线电阻和布线电容,从而可以充分施展布线应有的机能。
  然而,在0.13mm线宽时,这种状况就完全不同,当所需要的芯片的工作频率超过GHZ,仅靠改善出产工艺实现高速化就不够了,还需要改善设计技巧。
  在0.13mm以后也要继承改善出产工艺以实现高速化,详细地说,层间绝缘膜要用介电常数比低于3的材料,通过这样低介电常数膜与铜布线相结合进一步降低布线延迟。之后与0.1mm、0.07mm的细微化相适应,还要继承降低层间绝缘膜的介电常数比。
  在设计方面,不做大改动已不可行,而要积极采取对策。正确猜测过去忽略了的布线电感,减少多余的设计估计值,方能最大限度施展布线固有的特性,从而把布线延迟降低到极限。
  0.13mm开始批量出产的时间是2001年。在此之前有关介电常数膜与铜布线的各种挫折必需完全解决,因此加速出产设备、元器件及材料的研发是当务之急。
  当前,面向0.13mm的低介电常数层间绝缘膜的后备者有:介电常数比约2.2的多孔结构的SiO2;2.6~2.8的MPS(Methyl-PolySiloxane)及PAE(Poly Arylene Ether);2.8~3.1的HSQ(Hydrogen Silsesquioxane)等。这些低介电常数层间绝缘膜有四个挫折①进步机械强度;②进步可加工性;③进步粘合性;④降低吸水性。
  进步机械强度是目前最大挫折之一,当未找到有但愿的解决办法。目前低介电常数膜的机械强度比以往使用TEOS及等离子体CVD的SiO2膜低1~2个数目级。因此,用CMP(化学机械研磨)在层间绝缘膜上形成划痕及侵蚀,如要在多层布线的上层部门形成需要的1~2mm的厚膜,便有泛起裂痕的题目。今后,必需开发出机械强度高的低介电常数材料。
  要进步加工性必需进步对光刻胶的选择比及O2等离子剥胶机能。对光刻胶的选择比即使值较好的低介电常数材料也低于2。O2等离子剥胶机能除部门材料外都极低。对此,已开发了无需对低介电常数膜加工的技术,即采用铝柱方法。因为事先在干法刻蚀形成的铝柱上形成低介电常数膜,故分歧错误低介电常数膜进行加工就能形成通孔。
  进步粘合性尤其对有机系的PAE等是大课题。这类材料与金属材料的粘合强度比利用等离子CVD的SiO2约低1个数目级,在CMP加工时会泛起脱开的题目。已经知道,与PAE比拟,MPS和HSQ的粘合强度较高。
  降低吸水性已看到了解决题目的方向,由于眼下已有很多优良的材料。过去的低介电常数膜如置于空气中,在吸收了膜表面吸附的水分后,会有膜的介电常数比增大的题目。对此,在典型的有机系低介电常数材料MPS及PAE中,找出了吸水性非常低的材料。如把使用TEOS的等离子CVD的SiO2膜的吸水量定为100%,PAE则低到12%,MPS为40%。
  就铜布线来说,采用电镀能适应细微化到何种程度是个课题。对此,研究了分别使用二次处理工艺与一次处理工艺的方法,即0.1mm后在最细的下层部门,0.07mm后的中层部门引入一次处理工艺,而二次处理工艺仅在上层部门采用。
  二次处理工艺必需在通孔与布线沟合在一起后的高纵横比内,形成屏蔽金属和籽晶层。假如进一步细微化,只形成屏蔽金属和籽晶层的布线沟几乎被填平,再埋入铜就非常难了。
  另一方面,一次处理工艺只埋入布线沟,纵横比小,即使细微化,埋入铜的余地也很大。因此,在形成屏蔽金属及籽晶层后,用以往电镀埋入铜的技术也完全能适合。
  假如非要用二次处理工艺的话,那就必需不用电镀,而使用不要籽晶层的CVD。不外,目前用CVD形成的铜膜质低,且成膜本钱也高。要是不能解决这个题目,采用CVD的二次处理工艺就很难实现。
  对0.07mm线宽来说,要实现LSI的GHz工作必需从根本上改变多层布线概念。东芝公司除通过模拟确定按过去的布线结构不可能达到0.07mm所要求的工作频率外,还作为解决的一种方案提出了新的多层布线的概念。
  0.07mm线宽的微处理器所需要的工作频率达2.5GHz,这是1998版International Technology Roadmap For Semiconductors (ITRS)的值。此时,晶体管的集成度为8400万个/cm2,功耗170W,芯片面积是620mm2。东芝以0.07mm线宽为条件进行模拟,以晶体管的集成度及功耗为设计上的制约前提,并以布线电阻及布线电容为出产上的制约前提,以起码的布线层数求得最大的工作频率。其结果证实,按过去的多层布线只能达到1.5GHz。该值是把介电常数比为1的层间绝缘膜与铜布线相结合、使用8层布线,此即当前能设想出的机能最高的出产技术能得到的结果。
  针对这样的屏障,该公司提出了在0.07mm达到2.5GHz的新的多层布线概念。其想法主意是把芯片内部门割为适当门规模的IP,对上层部门长间隔布线的线宽、距离、厚度实施随细微化而加大的“逆向比例缩放”。芯片内部门成IP后减少各自的门数,起到进步各个IP的工作频率的作用,由于降低门数,小电路能达到高的工作频率。为了使工作频率达到2.5GHz的高速度,最好把各IP的门数减少到1700万门以下。逆向比例缩放将对连接各IP间的长间隔信号线的高速化施展作用。这里,如按该公司设计的逆向比例缩放定则,0.07mm多层布线的上层部门、线宽、距离、厚度均为约10mm,如用过去的芯片制造工艺形成,则效率低且本钱增高。因此,上层部门的长间隔布线必需用不同于过去的工艺来制作。